虽然仅通过仿真和建模显示了这些好处，但imec首次为双金属级半镶嵌模块提供了实验证据。这些泄漏路径是由小通孔的常规图案化引起的过大覆盖误差造成的。在将Ru与Cu的线路电阻与导电面积进行基准比较时，Ru在目标金属间距方面明显优于Cu。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
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20 多年来，Cu 双镶嵌（dual-damascene）一直是构建可靠互连的主要工艺流程。但是，当尺寸继续缩小并且金属间距（metal pitches）变得像 20nm 及以下那样紧密时，由于电阻电容 (RC) 产品的急剧增长，后端 (BEOL) 越来越受到 RC 延迟的影响。这个问题迫使互连行业寻找替代集成方案和在紧密金属间距下具有更好品质因数的金属。
大约五年前，imec 最初提出半镶嵌（semi-damascene ）作为铜双镶嵌的可行替代方案，用于集成 1nm（及以上）技术节点的最关键的局部 (Mx) 互连层。
图 1 – Imec 的半镶嵌流程：a) Ru 蚀刻（底部局部互连线 (Mx) 的形成）；b) 填空；c) 通过蚀刻；d) 通过填充和顶线 (Mx 1) 形成（如 VLSI 2022 所示）。
与双镶嵌不同，半镶嵌集成依赖于互连金属的直接图案化来制作线条（称为减材金属化（subtractive metallization）），并且不需要金属的化学机械抛光 (CMP) 来完成工艺流程。连接后续互连层的通孔以单镶嵌方式（single-damascene fashion）图案化，然后用金属填充并过度填充（ then filled with metal and overfilled）——这意味着金属沉积会继续进行，直到在电介质上形成一层金属。然后对该金属层进行掩膜和蚀刻（masked and etched）以形成具有正交线（orthogonal line）的第二互连层。
在金属图案化之后，线之间的间隙可以用电介质填充或用于在局部层处形成（部分）气隙。请注意，在半镶嵌流程中，一次性形成两层（通孔和顶部金属），就像传统的双镶嵌一样。当以双镶嵌进行基准测试时，这使其具有有效的成本竞争力（见图 2）。
图 2 - 18nm 金属间距下半镶嵌和双镶嵌成本的比较。
半镶嵌集成流程的好处
与铜双镶嵌相比，半镶嵌在紧密的金属间距下具有多项优势。Imec研究员兼 imec 纳米互连项目总监Zsolt Tokei 表示：“首先，它允许更高的线路纵横比，同时保持电容受到控制——有望带来整体 RC 优势。其次，没有金属 CMP 步骤导致更简化和成本效益更高的集成方案。
最后，半镶嵌集成需要无屏障(barrierless)、可图案化的金属，例如钨 (W)、钼 (Mo) 或钌 (Ru)。通过使用与铜不同，不需要金属阻挡层的金属，宝贵的导电区域可以被互连金属本身充分利用，从而确保在缩放尺寸上具有竞争力的通孔电阻。” 当然，除了好处之外，在这样的计划获得工业认可之前，还有许多挑战需要解决。朝这个方向迈出的一步是实际演示双金属级方案。虽然仅通过仿真和建模显示了这些好处，但 imec 首次为双金属级半镶嵌模块提供了实验证据。
完全自对准的通孔——一个关键的构建块
在小至 20nm 的金属间距下，控制通孔降落在窄线上是半镶嵌集成模块成功运行的关键。当通孔和线路（在通孔顶部和底部）没有正确对齐时，通孔和相邻线路之间存在泄漏的风险。这些泄漏路径是由小通孔的常规图案化引起的过大覆盖误差造成的。
imec 技术人员的主要成员Gayle Murdoch说：“找到一种方法来制作功能性、完全自对准的通孔一直是半镶嵌工艺的圣杯。
我们通过 imec 的集成、光刻、蚀刻和清洁团队之间的密切合作实现了这一里程碑。通过我们完全自对准的集成方案，我们补偿了高达 5nm 的重叠误差——这是一项关键成就。”
图 3 – 沿 Mx（左）和跨 Mx（右）的自对准通孔。X-TEM 显示自对准通孔落在 18nm 间距 Ru 线上（如 VLSI 2022 所示）。
通过在间隙填充后选择性去除氮化硅来确保底部自对准，从而允许在下部金属线的范围内形成通孔。朝向顶部金属层 (Ru) 的自对准是通过 Ru 过度蚀刻步骤实现的，该步骤在通孔过度填充和 Ru 图案化之后应用。
18nm 间距的良好电阻和可靠性——首次演示
使用具有完全自对准通孔的 Ru 减法蚀刻产生了 18nm 金属间距的功能性双金属级器件。结合自对准双重图案化 (SADP) 的 EUV 光刻用于图案化 9nm“宽”Ru 底部局部互连线 (Mx)，而单次曝光 EUV 光刻用于印刷顶线 (Mx 1) 和通孔. 顶部金属与气隙相结合以抵消电容增加。
在将 Ru 与 Cu 的线路电阻与导电面积进行基准比较时，Ru 在目标金属间距方面明显优于 Cu。通过自对准在形态学和电学上都得到了证实。实现了出色的通孔电阻（26-18nm 金属间距的范围在 40 和 60Ω 之间），并且证明了 >9MV/cm 的通孔到线击穿场。
图 4 – Ru 和 Cu 线的导电面积与线电阻的关系（如 VLSI 2022 所示）。
Zsolt Tokei：“我们展示了所有关键技术参数的卓越价值，包括通孔和线路电阻和可靠性。该演示表明，半镶嵌是双镶嵌的一种有价值的替代方案，用于集成 1nm 技术节点及以后的前三个局部互连层。我们的具有完全自对准通孔的双金属层器件已被证明是关键的构建模块。”
我们的演示表明，半镶嵌是双镶嵌的一种有价值的替代方案，用于集成 1nm 技术节点及以后的前三个局部互连层。
通过增加线路的纵横比（降低电阻）同时保持气隙（控制电容），可以进一步改进。同时，imec 对使用半镶嵌技术（允许在标准单元级别进一步减少面积）实施中线 (MOL) 和 BEOL 技术增强器有具体的想法。
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